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ID 33732 Arquitetura de Computadores Geral FGV 2023

Diversos padrões de conexão e controle de unidades de armazenamento de computadores são atualmente utilizados. Em relação ao padrão SATA ( Serial Advanced Technology Attachment ) e PATA ( Parallel ATA ), analise as afirmativas a seguir.

I. O Conector de dados SATA ( Serial Advanced Technology Attachment ) possui 7 pinos e o conector de alimentação, 15 pinos.

II. O padrão SATA não pode ser utilizado para conexão de dispositivos modernos de armazenamento SSD.

III. O padrão PATA alcança taxas de transmissão maiores do que o SATA, pois transmite os dados em paralelo. Está correto o que se afirma em

A I, apenas.
B II, apenas.
C I e II, apenas.
D I e III, apenas.
E II e III, apenas.
ID 33730 Arquitetura de Computadores Geral FGV 2023

Deseja-se aumentar a memória RAM de uma estação de trabalho que atualmente possui 4GB. A placa mãe suporta até quatro pentes de memória do tipo SDRAM-DDR3 1600/1333/1066 de, no máximo, 4GB cada. Assinale a opção que apresenta a configuração de memória possível para a estação de trabalho.

A Um pente SDRAM-DDR4 1866 de 8GB.
B Quatro pentes SDRAM DDR2 1600 de 2GB.
C Dois pentes SDRAM-DDR3L 1600 de 4GB.
D Dois pentes SDRAM-DDR4 1600 de 4GB.
E Dois pentes SDRAM-DDR3 1600 de 2 GB e dois pentes SDRAM-DDR2 1600 de 2 GB.
ID 50827 Arquitetura de Computadores Geral FCC 2022

Em um sistema com multiprocessamento assimétrico

A os processadores compartilham a mesma memória.
B os processadores trabalham com processos de uma fila pronta comum ou pode haver uma fila privada pronta para cada processador.
C se um dos processadores falhar, a capacidade de computação do sistema será reduzida.
D o processador mestre controla a estrutura de dados, realizando a distribuição de processos entre os processadores escravos, fazendo o processamento de I/O, dentre outras atividades.
E todos os processadores possuem a mesma arquitetura e precisam ser sincronizados para se manter o equilíbrio de carga.
ID 50825 Arquitetura de Computadores Geral FCC 2022

Em uma máquina endereçável por byte , o menor dado que pode ser referenciado na memória RAM é o byte . Neste tipo de máquina,

A a palavra tem 2 8 bytes .
B quando palavras de múltiplos bytes são usadas, a ordem na qual os bytes são armazenados na memória não é importante.
C o número 0A0B0C0D 16 , que ocupa múltiplos bytes , poderia ser armazenado como 0D 0C 0B 0A, caso a ordem dos bytes esteja no modelo little-endian , ou como 0A 0B 0C 0D, caso esteja no modelo big-endian .
D palavras de múltiplos bytes devem ser armazenadas no modelo short-endian , em que o byte mais significativo fica no endereço mais baixo da memória.
E palavras de múltiplos bytes devem ser armazenadas no modelo tall-endian , em que o byte menos significativo é armazenado no endereço mais baixo da memória.
ID 50824 Arquitetura de Computadores Geral FCC 2022

Considere a seguinte sequência de números: 3 5 1 7 2 6 4. Estes números foram:

I. armazenados em uma fila, nesta ordem;

II. em seguida, estes números foram retirados um a um desta fila e foram armazenados em uma pilha;

III. logo após, estes números foram desempilhados um a um e armazenados em uma árvore binária de pesquisa de altura mínima. É correto afirmar que

A em II o primeiro número a sair da fila resultante foi 4.
B em II o último número empilhado foi 3.
C a altura da árvore resultante em III, considerando-se a raiz no nível 1, é 4.
D a fila é conhecida como uma lista LIFO – Last In First Out .
E a raiz da árvore resultante em III é 4.
ID 50803 Arquitetura de Computadores Geral FCC 2022

Para aplicar como meio de transmissão na rede de computadores de sua organização, um Técnico verificou que o cabo coaxial grosso tem resistência, velocidade de transmissão e frequência, respectivamente, de

A 16 ohms, até 8 mbps, 2 Mhz.
B 50 ohms, até 8 mbps, 196 Mhz.
C 64 ohms, até 10 mbps, 196 Mhz.
D 75 ohms, até 10 mbps, 10 Ghz.
E 96 ohms, até 56 mbps, 16 Ghz.
ID 50802 Arquitetura de Computadores Geral FCC 2022

Uma comutação por circuitos

A não exige o estabelecimento de um circuito dedicado para a comunicação, o que implica menores custos com meios físicos.
B exige que as estações comunicantes possuam um caminho dedicado exclusivo que pode ser estabelecido por Capacity Division Multicasting e Statistical Method Division Multiplexing .
C exige que as estações comunicantes possuam um caminho dedicado exclusivo que pode ser estabelecido por Timing Division Multiplexing e Statistical eXclusive Division Multiplexing.
D exige que as estações comunicantes possuam um caminho dedicado exclusivo que pode ser estabelecido por Physical Circuit e Multiplexing Time Division.
E exige que as estações comunicantes possuam um caminho dedicado exclusivo que pode ser estabelecido por Frequency Division Multiplexing e Time Division Multiplexing.
ID 50795 Arquitetura de Computadores Geral FCC 2022

Uma forma de reduzir o tempo de acesso à memória no esquema de paginação é adicionar uma memória cache especial que vai manter as entradas da tabela de páginas mais recentemente utilizadas. O acesso a essa cache é rápido e não degrada o tempo de acesso à memória como um todo. Essa memória cache , interna à Memory Management Unit (MMU), também chamada de memória associativa, é a

A Page Table Base Register.
B Translation Lookaside Buffer.
C Memory Lookaround Buffer.
D Page Table Limit Register.
E Translation Limited Base Register.
ID 34374 Arquitetura de Computadores Geral FGV 2022

O Centro de Dados (CD) de um órgão público passou por algumas reformas e recebeu o acréscimo de alguns itens à sua infraestrutura para aumentar sua resiliência. Atualmente o CD possui geradores com tanques de combustível externos para reabastecimento, nobreaks e aparelhos de refrigeração redundantes. Apesar dessas redundâncias, os serviços do CD ficam indisponíveis quando há interrupções não planejadas ou falhas graves em seu único sistema de distribuição elétrica. De acordo com os níveis de classificação Tier do Uptime Institute, o CD do órgão público está classificado no tier:

A 0;
B I;
C II;
D III;
E IV.