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CEBRASPE 51.363 questões FGV 25.316 questões FCC 24.632 questões AOCP 23.456 questões IBFC 11.190 questões VUNESP 10.983 questões Instituto Quadrix 9.793 questões FUNDATEC 9.088 questões IBADE 7.820 questões CESGRANRIO 6.013 questões OBJETIVA 4.740 questões CONSULPLAN 4.174 questões FEPESE 3.585 questões IADES 3.439 questões IESES 2.627 questões SELECON 2.377 questões IDECAN 1.907 questões MS CONCURSOS 1.485 questões Instituto Legalle 1.281 questões FAFIPA 1.161 questões FUMARC 842 questões ACAFE 551 questões INSTITUTO AOCP 430 questões NUCEPE 378 questões FUNIVERSA 348 questões FAURGS 203 questões FIOCRUZ 48 questões MACKENZIE 48 questões CETRO 17 questões
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ID 191210 Engenharia Elétrica e Engenharia Eletrônica Circuitos Integrados CEBRASPE 2024
Texto associado
A respeito de empacotamento de circuitos integrados, julgue os seguintes itens.

A técnica stitch bonding é utilizada em componentes de interconexão em que uma esfera de ouro é comprimida por capilaridade no receptáculo para estabelecer a ligação.

C Certo
E Errado
Órgão: Centro de Tecnologia da Informação Renato Archer Cargo: Pesquisador - Área: Tecnologias Habilitadoras - Micro e Nanoeletrônica Prova: CESPE/CEBRASPE - CTI - Pesquisador - Área: Tecnologias Habilitadoras - Micro e Nanoeletrônica - 2024
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ID 166250 Engenharia Elétrica e Engenharia Eletrônica Circuitos Integrados CESGRANRIO 2019

A Figura abaixo ilustra o diagrama lógico do circuito integrado 7402 da família TTL. Os pinos 06, 07 e 08 foram interligados à terra (nível lógico 0), e o pino 14 foi conectado na tensão de +5V (nível lógico 1).

Se em determinado instante, os níveis lógicos dos sinais são: A=1, B=0 e C=0; então, os níveis lógicos das saídas nos pinos 04, 10 e 13 serão, respectivamente:

A S 04 = 0, S 10 = 0 e S 13 = 0
B S 04 = 0, S 10 = 1 e S 13 = 1
C S 04 = 0, S 10 = 1 e S 13 = 0
D S 04 = 1, S 10 = 0 e S 13 = 1
E S 04 = 1, S 10 = 0 e S 13 = 0